Www seminář si klade za cíl seznámit posluchače s možnostmi využití výpočetního prostředí MATLAB & Simulink při návrhu a implementaci algoritmů na FPGA/ASIC. Jsou zde předvedeny názorné příklady, které přibližují jednotlivé kroky celého postupu.

Seminář Vám nejprve ukáže krátký přehled, z jakých kroků návrh FPGA/ASIC v prostředí MATLAB a Simulink sestává. Následně je podrobně rozebrán příklad implementace audio-ekvalizéru na FPGA. Prvním krokem je vhodné nastavení fixed-point reprezentace navrženého algoritmu, který je reprezentován připraveným modelem v prostředí Simulink. Po prověření jeho funkce přichází na řadu druhý krok - automatické generování HDL kódu. Zde se jedná o opakovaný proces, kdy můžeme měnit různá nastavení modelu a optimalizovat tak návrh z hlediska rychlosti či velikosti výsledného čipu. Seminář Vám také ukáže, jak provést analýzu časovaní a odhalení kritických cest v návrhu. Poslední kroky se zabývají verifikací návrhu. Ta může probíhat buď na úrovni HDL kódu, pomocí kosimulace s HDL simulátorem, nebo na úrovni fyzického čipu jako tzv. FPGA-in-the-loop simulace. Také je možné vytvořit samostatnou, plně funkční implementaci FPGA, pomocí FPGA Turnkey workflow.

Seminář je určen pro všechny, kteří se chtějí blíže seznámit s návrhem a implementací algoritmů na FPGA/ASIC v prostředí MATLAB a Simulink

Základní znalost MATLABu a Simulinku je výhodou.

Souhrn:

• Převod navržených algoritmů do fixed-point aritmetiky
• Automatické generování HDL kódu
• Optimalizace návrhu z hlediska rychlosti a velikosti
• Verifikace HDL kódu a výsledného čipu