Cosimulation을 통한 HDL 코드의 검증 방법

Simulink®는 FPGA 및 ASIC 설계 프로젝트에서 시스템 레벨 시뮬레이션 및 조기 검증에 널리 사용됩니다. 이러한 프로젝트 중 상당수는 이미 VHDL® 또는 Verilog®로 작성된 블록 및 서브 시스템을 포함하고 있습니다. HDL Verifier ™는이 사용자가 직접 작성하거나 재사용 된 코드를 Simulink와 Mentor® 또는 Cadence®의 HDL 시뮬레이터에 연결하는 Cosimulation 블록으로 가져올 수 있습니다.

본 웨비나는 Simulink의 테스트 환경에 연결된 Mentor Questa®에서 CORDIC 시뮬레이션을 위해 VHDL 코드를 가져 오기위한 워크 플로를 보여줍니다. 또한 정확하고 효율적인 Cosimulation을 위해 데이터 유형 및 샘플 시간 맵핑을 지정하는 방법을 자세히 설명합니다.

게시 날짜: 2019년 6월 24일

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Generate a SystemVerilog DPI-C reference model for use in UVM simulation from MATLAB using HDL Verifier.

Generating DPI-C Models from MATLAB Using HDL Verifier

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Insert test points into SystemVerilog DPI components generated by HDL Verifier.

HDL Verifier SystemVerilog DPI Test Point Insertion

Test and verify designs for FPGAs, ASICs, and SoCs with HDL Verifier. Verify RTL with testbenches in MATLAB or Simulink using cosimulation with HDL simulators. Use these testbenches with development boards to verify HDL implementations in hardware.

What Is HDL Verifier?

Export analog/mixed-signal Simulink models into your SystemVerilog simulator.

Generate SystemVerilog DPI for Analog Mixed-Signal...

Perform FPGA-based verification with custom boards using MATLAB and Simulink as test benches.Figures based on or adapted from figures and text owned by Xilinx, Inc. and used with permission. Copyright 2013 Xilinx, Inc.

Using Custom Boards for FPGA-in-the-Loop Verification

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