HDL 코드 생성의 최적화

개요

본 웨비나는 FPGA/ASIC 설계시 면적 및 속도의 제약을 고려해야하는 상황에서 HDL Coder를 활용하여 이러한 요구조건을 만족시키기 위한 다양한 설계 방법을 소개합니다. 구체적으로 FPGA 자원을 공유함으로써 면적의 최적화 그리고 파이프라인을 통한 속도의 최적화를 포함합니다.

하이라이트

면적 최적화

  • 기본 면적최적화 워크플로우
  • Simulink 및 MATLAB 코드로부터의 자원 공유 설계

속도 최적화

  • 기본 속도최적화 워크플로우
  • 최대지연경로 분석
  • 파이프라인 삽입 및 분산

발표자 소개

김종남 차장은 LG 전자, Intel Korea R&D Center등에서 통신 및 신호처리 연구를 수행하였으며 매스웍스코리아에서 신호처리 및 통신시스템 관련분야의 Application Engineer로 재직하고 있습니다

래시 사용자: 목차를 보시려면 비디오로 마우스를움직이십시오.

녹화 날짜: 2017년 2월 24일

피드백

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HDL 코드생성 및 검증 툴을 활용하여 Simulink 모델에서 자동으로 코드를 생성하고 생성된 코드를 검증하는 방법을 소개합니다.

FPGA/ASIC 설계를 위한 자동 HDL 코드생성 및 검증

관련 비디오:

This presentation, made by Nokia, focuses on the usage and benefits of Simulink HDL tools targeted for rapid prototyping and verification of SoCs.

Rapid Prototyping Using HDL Coder

HDL Coder enables high-level design for FPGAs, SoCs, and ASICs by generating Verilog and VHDL code. You can use the generated HDL code for FPGA programming, ASIC prototyping, and production design.

What Is HDL Coder?

This is part two of a two-part series on this feature, showing how to use clock rate pipelining with other HDL Coder optimizations to trade off speed versus resource usage.

HDL Coder Clock Rate Pipelining, Part 2: Optimization

Clock rate pipelining, introduced in HDL Coder R2014b, inserts new pipeline stages that are clocked at the faster FPGA clock rate. This is part one of a two-part series on this feature, introducing the feature and basic concepts.

HDL Coder Clock Rate Pipelining, Part 1: Introduction

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